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    利用Systemverilog+UVM搭建SOC及ASIC的RTL验证环境

    1基于SV+UVM 搭建SOC/ASIC 验证平台UVM-1.1中提供了一个UBUS 的例子,但是该例子对于刚刚入门的人来说还是需要一定时间去消化的,本文对该例子进行一步一步的简化,可以帮助理解。

    [1-[1-1

    1]如何顺序的写UVM 平台(1)-Basic 1.平台可以在前期规划好,但是对于搭建平台的人来说,调试永远是最大的问题,如果都将一个个component 都写完了,调试起来还是有点痛苦的,所以我更倾向于一步一步的调试平台;先写一个可以pass 的基本平台,然后在不断的扩展该平台,最后在各个component 中加入所需要的function 或者task 。当然,当对搭建平台数量以后,现在基本对平台中的component 一次性搭建完成,然后调试并添加需要的function 或者task 即可。

    2.最简单的UVM 平台,一个interface ,一个DUT ,一个TOP ,一个test ,一个ENV 就可以工作了,然后慢慢的添加各个component ;

    3.

    写interface 4.写top module ,在top 中例化DUT ,interface 和DUT 在top 中

    include

    利用Systemverilog+UVM搭建SOC及ASIC的RTL验证环境

    uvm_config_db#(virtual ubus_if)::set(uvm_root::get(),"*","vif",vif);

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